Autor(es): Rocha, António Manuel Adrego da ; Sklyarov, Valery ; Ferrari, António
Data: 2000
Origem: Electrónica e Telecomunicações
Assunto(s): Máquinas finitas de estados; Especificação hierarquizada de unidades de controlo; Síntese lógica; Simulação em VHDL; Finite state machines; Hierarchical specification of control units; Logic synthesis; VHDL simulation
Finite state machines (FSM) have been a topic of great importance in the last five decades and have been used ti specify and implement control units. Due to the increasing complexity of control units and since the FSM model does not explicitly support hierarchy and concurrency, new state-based models with hieararchical and concurrent constructions were proposed in order to overcome the limitations of conventional FSM model and allowing the specification of complex control units in a top-down manner. (...)
As máquinas finitas de estados (FSM) têm sido usadas para especificar e implementar unidades de controlo e têm sido um assunto de grande importância nas últimas cinco décadas. Devido ao aumento da complexidade das unidades de controlo e uma vez que o modelo FSM não permite descrições hierárquicas e concorrentes, novos modelos formais que suportam hierarquia e concorrência têm sido propostos com o objectivo de ultrapassar as limitações do modelo FSM e que permitem a especificação de unidades de controlo complexas usando uma metodologia de decomposição hierarquizada.(...)
