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Atualmente, a redução do consumo de potência é um dos principais desafios no domínio de projeto de circuitos integrados digitais. A evolução da tecnologia de fabricação dos circuitos integrados, chegando a dimensões nanométricas nos dias atuais, torna os problemas relacionados ao consumo de potência ainda mais críticos devido à alta densidade de transistores no chip. Apesar do crescente aumento do consumo de potência estática, a potência dinâmica, dissipada quando o nível lógico do transistor está em transição, ainda representa uma fração significante da potência consumida pelos dispositivos eletrônicos. A proposta deste trabalho é prover uma revisão das abordagens desenvolvidas com a finalidade de reduzir a potência dinâmica de circuitos integrados no nível de porta lógica utilizando a técnica Multi-VDD e, além disso, propor melhorias em uma das metodologias estudadas. A técnica Multi-VDD detecta as portas lógicas do circuito que podem ter suas tensões de alimentação reduzidas sem que violações de tempo sejam inseridas no circuito. Para manter a integridade dos sinais do circuito, eventualmente, células especiais chamadas conversores de nível precisam ser inseridas no circuito. O algoritmo proposto foi validado através de sua aplicação em circuitos do benchmark ISCAS85. Os resultados obtidos foram bastante satisfatórios atingindo em média uma redução de potência de 18,31% em relação ao consumo de potência dinâmica inicial quando se utilizou uma restrição de tempo menos conservadora, e de 4,27% com uma restrição de tempo conservadora