Publicação
Design and Analysis of Comparator/Slicer Architectures for DFE in FinFET Technology
| Resumo: | Esta dissertação de mestrado apresenta duas novas arquiteturas de StrongARM latch (SAL) desenvolvidas para otimizar o desempenho de comparadores em aplicações de alta velocidade, sem comprometer a eficiência energética nem o desempenho em termos de ruído. O primeiro design proposto introduz um transistor adicional na parte inferior do latch, mitigando de forma eficaz o problema de clock feedthrough e permitindo que o comparador entre na fase de amplificação imediatamente após a transição do sinal de relógio para o nível alto. Este mecanismo de descarga antecipada conduz a um pequeno aumento de energia, de aproximadamente 3% em relação ao SAL convencional. No entanto, a melhoria obtida é significativa, com o design proposto a alcançar um tempo de decisão 35% mais rápido e uma redução de 13% no ruído de entrada, resultando numa figura de mérito (FoM) de 33 fJ·ps·µV². O segundo design proposto baseia-se no primeiro, incorporando uma técnica de body-biasing aplicada ao par diferencial de entrada. Este método reduz dinamicamente a tensão de limiar dos transístores e aumenta a sua transcondutância, melhorando ainda mais o atraso e o consumo de energia. Como resultado, esta versão alcança uma melhoria adicional de cerca de 3% em ambos os parâmetros relativamente ao primeiro latch proposto. Ambos os comparadores foram implementados e simulados na tecnologia TSMC FinFET CMOS de 16 nm e comparados com soluções recentes do estado da arte. Os resultados demonstram que as arquiteturas propostas alcançam um funcionamento significativamente mais rápido, mantendo um desempenho energético e de ruído equivalente, confirmando a sua eficácia para aplicações modernas de baixo consumo e alta velocidade. |
|---|---|
| Autores principais: | Ferreira, Rafael Estevens da Costa |
| Assunto: | StrongARM Latch Dynamic comparator Body-biasing clock feedthrough FinFET |
| Ano: | 2025 |
| País: | Portugal |
| Tipo de documento: | dissertação de mestrado |
| Tipo de acesso: | acesso embargado |
| Instituição associada: | Universidade Nova de Lisboa |
| Idioma: | inglês |
| Origem: | Repositório Institucional da UNL |
| Resumo: | Esta dissertação de mestrado apresenta duas novas arquiteturas de StrongARM latch (SAL) desenvolvidas para otimizar o desempenho de comparadores em aplicações de alta velocidade, sem comprometer a eficiência energética nem o desempenho em termos de ruído. O primeiro design proposto introduz um transistor adicional na parte inferior do latch, mitigando de forma eficaz o problema de clock feedthrough e permitindo que o comparador entre na fase de amplificação imediatamente após a transição do sinal de relógio para o nível alto. Este mecanismo de descarga antecipada conduz a um pequeno aumento de energia, de aproximadamente 3% em relação ao SAL convencional. No entanto, a melhoria obtida é significativa, com o design proposto a alcançar um tempo de decisão 35% mais rápido e uma redução de 13% no ruído de entrada, resultando numa figura de mérito (FoM) de 33 fJ·ps·µV². O segundo design proposto baseia-se no primeiro, incorporando uma técnica de body-biasing aplicada ao par diferencial de entrada. Este método reduz dinamicamente a tensão de limiar dos transístores e aumenta a sua transcondutância, melhorando ainda mais o atraso e o consumo de energia. Como resultado, esta versão alcança uma melhoria adicional de cerca de 3% em ambos os parâmetros relativamente ao primeiro latch proposto. Ambos os comparadores foram implementados e simulados na tecnologia TSMC FinFET CMOS de 16 nm e comparados com soluções recentes do estado da arte. Os resultados demonstram que as arquiteturas propostas alcançam um funcionamento significativamente mais rápido, mantendo um desempenho energético e de ruído equivalente, confirmando a sua eficácia para aplicações modernas de baixo consumo e alta velocidade. |
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